EP1810LC-30 vs EP1810LC-25 Comparaison

Comparaison détaillée côte à côte de EP1810LC-30 par Altera et EP1810LC-25 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810LC-30 EP1810LC-25
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,95 $8,40
Product Type Classic EPLD (Erasable Programmable Logic Device) —
Family Altera Classic EPLD —
Macrocells 48 48
Flip-Flops 48 (one per macrocell) —
Speed Grade (tPD) 30 ns —
Tension d'alimentation 5 V (typical) —
Technology CMOS, low-power (LC) CMOS EPLD (erasable programmable logic device)
Boîtier JLCC-68 (68-pin J-Lead ceramic chip carrier) 68-pin JLCC (J-leaded ceramic chip carrier)
Programming Device programmer or JTAG —
Température de fonctionnement [DATA_NEEDED: temperature grade] [DATA_NEEDED: temperature grade for LC package]
Standby Current [DATA_NEEDED: ICC standby] —
Nombre de broches 68 —
Number of I/O Pins [DATA_NEEDED: I/O count] —
Logic Blocks 48 macrocells —
Statut RoHS unknown (legacy ceramic package) [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
Propagation Delay (tPD) — 25 ns
Dedicated Inputs — 12
I/O Pins — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 5 V (TTL-compatible)
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Type de montage — Surface Mount
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
Statut du cycle de vie — Obsolete (legacy Altera Classic family)

Fiches techniques et ressources

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