EP1810LC-30 vs EP1810LC-25 비교
다음의 상세 나란히 비교: EP1810LC-30 제조: Altera 및 EP1810LC-25 제조: Altera. 주요 사양, 전기적 파라미터, 패키징, 수명 주기 상태, 가격 및 재고를 비교하여 설계 요구 사항에 가장 적합한 부품을 결정하십시오.
사양 비교
| 파라미터 | EP1810LC-30 | EP1810LC-25 |
|---|---|---|
| 브랜드 | Altera | Altera |
| 카테고리 | FPGA & CPLD | FPGA & CPLD |
| 수명 주기 상태 | Obsolete | Obsolete |
| 재고 상태 | In Stock | In Stock |
| 단가 (USD) | $9.95 | $8.40 |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | — |
| Family | Altera Classic EPLD | — |
| Macrocells | 48 | 48 |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| 공급 전압 | 5 V (typical) | — |
| Technology | CMOS, low-power (LC) | CMOS EPLD (erasable programmable logic device) |
| 패키지 | JLCC-68 (68-pin J-Lead ceramic chip carrier) | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Programming | Device programmer or JTAG | — |
| 동작 온도 | [DATA_NEEDED: temperature grade] | [DATA_NEEDED: temperature grade for LC package] |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| 핀 수 | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| RoHS 상태 | unknown (legacy ceramic package) | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] |
| Product Family | — | Altera Classic EPLD |
| Part Number | — | EP1810LC-25 |
| Propagation Delay (tPD) | — | 25 ns |
| Dedicated Inputs | — | 12 |
| I/O Pins | — | 48 |
| External Clock Inputs | — | 4 |
| Supply Voltage (VCC) | — | 5 V (TTL-compatible) |
| Operating Mode | — | Turbo-only (no slow-power mode) |
| Package Code | — | LC = 68-pin JLCC |
| 실장 유형 | — | Surface Mount |
| Programmable Interconnect | — | Global + Local buses |
| Programming Method | — | Altera Classic programmer + MAX+PLUS II legacy flow |
| 수명 주기 상태 | — | Obsolete (legacy Altera Classic family) |