EP610LI-15 vs EP610IDC-15 Comparaison

Comparaison détaillée côte à côte de EP610LI-15 par Altera et EP610IDC-15 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610LI-15 EP610IDC-15
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Dernier achat Dernier achat
Statut du stock In Stock In Stock
Prix unitaire (USD) $48,50 $9,95
Device Family Classic EPLD EP610 Altera Classic EPLD
Macrocells 16 16
Propagation Delay (tPD) 15 ns 15 ns
Counter Frequency (fCNT) 83.3 MHz —
Supply Voltage (VCC) 4.75 V to 5.25 V (5 V nominal) 4.75 V to 5.25 V (5 V nominal)
Température de fonctionnement 0 C to +70 C (commercial, "I" grade) 0C to +70C (commercial)
Process Technology CMOS EPROM (UV-erasable) CMOS, UV-erasable / OTP
Boîtier 24-pin ceramic DIP, side-brazed, windowed (DIP-24) 24-pin CerDIP (ceramic DIP)
Nombre de broches 24 —
Programming Method UV erase + EPROM programmer —
Logic Blocks AND/OR array, 16 output macrocells —
I/O Standard TTL/CMOS compatible —
Type de sortie 3-state —
Statut RoHS Non-compliant (ceramic DIP, SnPb finish typical) [DATA_NEEDED: RoHS status of CerDIP variant]
Manufacturer (current) Rochester Electronics (authorized Altera legacy distributor) —
Niveau MSL [DATA_NEEDED: MSL level] —
Usable Gates — 300
Maximum Frequency — 66 MHz
Type de montage — Through-hole
I/O Pins — 24 (per package; macrocell-programmable)
Logic-Block Architecture — AND/OR macrocell array with programmable flip-flops
Program/Erase — UV-erasable, OTP-compatible
Development Tool — MAX+PLUS II
Programming Current — 11.0 mA typical (per Classic family datasheet)

Fiches techniques et ressources

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