EP610LI-15 vs EP610IDC-15 比較
詳細な並列比較: EP610LI-15 メーカー: Altera および EP610IDC-15 メーカー: Intel。主要仕様、電気的特性、パッケージ、ライフサイクルステータス、価格、在庫状況を比較して、設計要件に最適な部品を判断してください。
仕様比較
| パラメータ | EP610LI-15 | EP610IDC-15 |
|---|---|---|
| ブランド | Altera | Intel |
| カテゴリ | FPGA & CPLD | FPGA & CPLD |
| ライフサイクル状態 | ラストバイ | ラストバイ |
| 在庫状況 | In Stock | In Stock |
| 単価（USD） | $48.50 | $9.95 |
| Device Family | Classic EPLD EP610 | Altera Classic EPLD |
| Macrocells | 16 | 16 |
| Propagation Delay (tPD) | 15 ns | 15 ns |
| Counter Frequency (fCNT) | 83.3 MHz | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 4.75 V to 5.25 V (5 V nominal) |
| 動作温度 | 0 C to +70 C (commercial, "I" grade) | 0C to +70C (commercial) |
| Process Technology | CMOS EPROM (UV-erasable) | CMOS, UV-erasable / OTP |
| パッケージ | 24-pin ceramic DIP, side-brazed, windowed (DIP-24) | 24-pin CerDIP (ceramic DIP) |
| ピン数 | 24 | — |
| Programming Method | UV erase + EPROM programmer | — |
| Logic Blocks | AND/OR array, 16 output macrocells | — |
| I/O Standard | TTL/CMOS compatible | — |
| 出力タイプ | 3-state | — |
| RoHS ステータス | Non-compliant (ceramic DIP, SnPb finish typical) | [DATA_NEEDED: RoHS status of CerDIP variant] |
| Manufacturer (current) | Rochester Electronics (authorized Altera legacy distributor) | — |
| MSLレベル | [DATA_NEEDED: MSL level] | — |
| Usable Gates | — | 300 |
| Maximum Frequency | — | 66 MHz |
| 実装タイプ | — | Through-hole |
| I/O Pins | — | 24 (per package; macrocell-programmable) |
| Logic-Block Architecture | — | AND/OR macrocell array with programmable flip-flops |
| Program/Erase | — | UV-erasable, OTP-compatible |
| Development Tool | — | MAX+PLUS II |
| Programming Current | — | 11.0 mA typical (per Classic family datasheet) |