EP910PC-35 vs EP910PC-0 Comparaison
Comparaison détaillée côte à côte de EP910PC-35 par Altera et EP910PC-0 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP910PC-35 | EP910PC-0 |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $8,70 | $8,70 |
| Family | Classic EPLD | Classic EPLD |
| Device Type | EPLD (Erasable Programmable Logic Device) | — |
| Macrocells | 24 | 24 |
| I/O Pins | 24 | 24 |
| Dedicated Inputs | 12 | 10 |
| Total Inputs | 36 | — |
| Product Terms | 240 | — |
| Propagation Delay (tPD) | 35 ns | — |
| Maximum Counter Frequency | 37 MHz | — |
| Internal Performance Frequency | 100 MHz | — |
| Technology | CMOS, UV-erasable/OTP | — |
| Tension d'alimentation | 5 V | 5 V (single supply) |
| Température de fonctionnement | [DATA_NEEDED: operating temperature range] | 0C to +70C (commercial) |
| Boîtier | 40-pin PDIP (Plastic DIP) | PDIP-40 (Plastic DIP, 40-pin) |
| Type de montage | Through-Hole | Through-Hole (DIP) |
| Architecture | PAL-type sum-of-products, AND/OR array | — |
| Programming Method | UV-erase (ceramic) / OTP (plastic), A+PLUS / MAX+PLUS tools | UV-erasable / OTP |
| Compliance / RoHS | [DATA_NEEDED: RoHS status - legacy part] | — |
| Product Type | — | EPLD (Erasable Programmable Logic Device) |
| Usable Gates | — | 900 gates |
| Logic Blocks | — | 6 (4 macrocells each) |
| Speed Grade | — | -0 (slowest) |
| Process Technology | — | CMOS |
| Logic Compatibility | — | 100% TTL emulation |