EPM9560WC208-20 vs EPM9560WC208 Comparaison

Comparaison détaillée côte à côte de EPM9560WC208-20 par Altera et EPM9560WC208 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM9560WC208-20 EPM9560WC208
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $25,80 $125,00
Family MAX 9000 MAX 9000
Device Type CPLD (EPLD) EE Programmable Logic Device (CPLD)
Macrocells 560 560
Logic Array Blocks (LABs) 35 35
User I/O Pins 149 —
Maximum Propagation Delay (tPD) 23.6 ns —
Boîtier PQFP-208 (RQFP/WQFP) 208-pin CQFP (Ceramic Quad Flat Pack)
Process Technology CMOS, EEPROM-based CMOS, electrically erasable
Supply Voltage (VCCINT) 5 V (typical, see datasheet) —
I/O Voltage (VCCIO) 3.3 V or 5 V (multi-voltage I/O) —
In-System Programmability Yes, JTAG BST (IEEE 1149.1) —
Pin/Package Suffix W = power PQFP; -20 = 23.6 ns speed grade —
Température de fonctionnement Commercial (0C to +70C) [DATA_NEEDED: exact temp grade] —
Type de montage Surface Mount Surface Mount
Statut RoHS Non-compliant (legacy PQFP) [DATA_NEEDED: confirm from official doc] [DATA_NEEDED: RoHS compliance]
Lead-Free [DATA_NEEDED] —
Sans halogène [DATA_NEEDED] —
Niveau MSL [DATA_NEEDED] [DATA_NEEDED: MSL level]
Flip-Flops — 772
Maximum User I/O — 149
Fréquence d'horloge maximale — 117.6 MHz
Propagation Delay (tpd, -15 grade) — 16.6 ns
Tension d'alimentation — 3.3 V or 5 V
Terminal Pitch — 0.50 mm
Programming Interface — IEEE 1149.1 JTAG
Configuration Memory — Non-volatile EE (instant-on)
Hot Socketing Support — Yes

Fiches techniques et ressources

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