EP1810JC-45 vs EP1810JC-35 तुलना
विस्तृत दोनों ओर की तुलना EP1810JC-45 द्वारा Altera और EP1810JC-35 द्वारा Intel. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。
विशेषता तुलना
| पैरामीटर | EP1810JC-45 | EP1810JC-35 |
|---|---|---|
| ब्रांड | Altera | Intel |
| श्रेणी | FPGA & CPLD | FPGA & CPLD |
| लाइफसाइकिल स्थिति | NRND | Obsolete |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | — |
| Family | EP1810 (Classic EPLD Family) | — |
| Macrocells | 48 | — |
| Equivalent Gates | 2100 gates | — |
| Dedicated Inputs | 12 | — |
| I/O Pins | 48 | — |
| Total User I/O | 60 | — |
| Propagation Delay (tpd) | 45 ns | 35 ns (max) |
| अधिकतम क्लॉक फ़्रीक्वेंसी | 33.3 MHz | [DATA_NEEDED: fmax for this speed grade] |
| Technology | CMOS, UV-erasable | — |
| Maximum Supply Voltage | 5.25 V | 5.25 V (per distributor listing) |
| पैकेज | PLCC-68 (QCCJ, J-Lead, windowed ceramic) | — |
| पिन काउंट | 68 | — |
| Package Code | QCCJ | — |
| Temperature Grade | Commercial | Commercial |
| माउंटिंग प्रकार | Surface Mount | Surface Mount (J-Lead) |
| RoHS स्थिति | [DATA_NEEDED: RoHS compliance not stated in verified data] | Compliant (per Altera listing) |
| Device Family | — | Classic EPLD (EP1810) |
| Device Type | — | UV-Erasable Complex PLD (UV PLD / CPLD) |
| Number of Macrocells | — | 48 |
| Process Technology | — | CMOS |
| Supply Voltage (Vcc) | — | 5 V (nominal) |
| Package Type | — | CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) |
| Number of Terminals | — | 68 |
| Terminal Form | — | J-Bend |
| ऑपरेटिंग तापमान रेंज | — | 0°C to 70°C (Commercial) |
| Erasure Method | — | UV (quartz-windowed ceramic package) |
| Lead-Free Status | — | Lead-free (per distributor listing) |
| Logic Architecture | — | Programmable AND/OR array with macrocell outputs |