EP1810LC-25T vs EP1810JC35 तुलना
विस्तृत दोनों ओर की तुलना EP1810LC-25T द्वारा Intel और EP1810JC35 द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。
विशेषता तुलना
| पैरामीटर | EP1810LC-25T | EP1810JC35 |
|---|---|---|
| ब्रांड | Intel | Altera |
| श्रेणी | FPGA & CPLD | FPGA & CPLD |
| लाइफसाइकिल स्थिति | NRND | Obsolete |
| Family | Altera Classic EP1810 | Altera Classic EPLD |
| Device Type | EPLD (Erasable/OTP Complex PLD) | — |
| Macrocells | 48 (4 quadrants x 12 macrocells) | 48 |
| Usable Gates | Approx. 900 | — |
| Dedicated Inputs | 16 | — |
| Bidirectional I/O Pins | 48 | — |
| External Clocks | 4 | — |
| Propagation Delay (tPD) | 25 ns | 35 ns |
| Supply Voltage (VCC) | 5 V nominal | — |
| ऑपरेटिंग तापमान | 0 °C to +70 °C (commercial) | 0 C to +70 C (Commercial) |
| पैकेज | 28-pin J-lead PLCC (Plastic Leaded Chip Carrier) | PLCC-68 (J-lead, ceramic) |
| माउंटिंग प्रकार | Surface Mount | — |
| Technology | CMOS, UV-erasable / OTP | — |
| I/O Standard | TTL-compatible 5 V | — |
| RoHS स्थिति | [DATA_NEEDED: RoHS status - confirm with manufacturer] | [DATA_NEEDED: RoHS compliance for EP1810JC35] |
| Programming Tool | Altera MAX+PLUS II / Quartus Classic | — |
| Product Type | — | UV-erasable / OTP Complex PLD (EPLD) |
| Logic Gates (typ.) | — | [DATA_NEEDED: logic gates count] |
| Maximum User I/O Pins | — | [DATA_NEEDED: user I/O count for PLCC-68] |
| अधिकतम क्लॉक फ़्रीक्वेंसी | — | 40 MHz |
| Supply Voltage (VCC max) | — | 5.25 V |
| Supply Voltage (VCC min) | — | [DATA_NEEDED: VCC minimum] |
| Process Technology | — | CMOS EPROM cell |
| Package Code | — | QCCJ |
| Terminal Form | — | J-BEND |
| Number of Terminals | — | 68 |
| Programming | — | UV-erase (windowed) or OTP |
| Development Tool | — | Altera MAX+plus II / A+plus |