EP910DC-35 vs EP910DM-40 Comparação

Comparação detalhada lado a lado de EP910DC-35 por Altera e EP910DM-40 por Altera. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EP910DC-35 EP910DM-40
Marca Altera Altera
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida Obsolete Obsolete
Status do estoque In Stock In Stock
Preço unitário (USD) $10,95 $21,00
Device Type UV-Erasable CMOS PLD (PAL-type) —
Family Classic EPLD EP910 Altera Classic EP910
Architecture PAL-type sum-of-products AND-OR array PAL-type AND/OR with global programmable interconnect bus
Usable Gates 900 gates —
Macrocells 24 24
Product Terms 240 240
Dedicated Inputs 12 36
I/O Pins 24 —
Total Inputs 36 —
Propagation Delay (tpd) 35 ns —
Frequência máxima de clock 37 MHz (typical, internal) —
Supply Voltage (Vcc) 4.75 V to 5.25 V (5 V nominal) —
Temperatura de operação 0 °C to +70 °C (commercial) [DATA_NEEDED: operating temperature range]
Encapsulamento 40-pin CDIP (Ceramic DIP) with quartz window 40-pin Ceramic DIP (Cerdip) with UV window
Lead Pitch 2.540 mm —
Termination Style Through-Hole —
Programming Method JEDEC fuse map via device programmer; UV erase —
Technology CMOS, UV-erasable EPROM cell —
Status RoHS Non-compliant (ceramic DIP with Pb-bearing lead finish) [DATA_NEEDED: RoHS compliance status]
Lifecycle Obsolete / last-time-buy from authorized distributors —
Product Type — UV Erasable Programmable Logic Device (EPLD)
Dedicated Outputs — 24
Bidirectional I/O Lines — 24
Propagation Delay (tPD) — 40 ns
External Clocks — 2
Process Technology — CMOS
Tipo de montagem — Through-Hole (DIP)
Tensão de alimentação — 5 V
Programming Interface — JEDEC-standard fuse-map / UV erasure

Fichas técnicas e recursos

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