EP910DC-35 vs EP910IPC-15 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP910DC-35 بذریعہ Altera اور EP910IPC-15 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP910DC-35 | EP910IPC-15 |
|---|---|---|
| برانڈ | Altera | Altera |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | Obsolete |
| Device Type | UV-Erasable CMOS PLD (PAL-type) | — |
| Family | Classic EPLD EP910 | — |
| Architecture | PAL-type sum-of-products AND-OR array | PAL-type, CMOS |
| Usable Gates | 900 gates | — |
| Macrocells | 24 | 24 |
| Product Terms | 240 | 240 |
| Dedicated Inputs | 12 | 12 |
| I/O Pins | 24 | 24 |
| Total Inputs | 36 | — |
| Propagation Delay (tpd) | 35 ns | — |
| زیادہ سے زیادہ کلاک فریکوئنسی | 37 MHz (typical, internal) | — |
| Supply Voltage (Vcc) | 4.75 V to 5.25 V (5 V nominal) | — |
| آپریٹنگ درجہ حرارت | 0 °C to +70 °C (commercial) | 0C to +70C (commercial, IPC suffix) |
| پیکیج | 40-pin CDIP (Ceramic DIP) with quartz window | PDIP-40 (Plastic DIP, 40-pin) |
| Lead Pitch | 2.540 mm | — |
| Termination Style | Through-Hole | — |
| Programming Method | JEDEC fuse map via device programmer; UV erase | JEDEC fuse map via Altera EPLD programmer |
| Technology | CMOS, UV-erasable EPROM cell | — |
| RoHS اسٹیٹس | Non-compliant (ceramic DIP with Pb-bearing lead finish) | [DATA_NEEDED: rohs status not confirmed in verified data] |
| Lifecycle | Obsolete / last-time-buy from authorized distributors | — |
| Device Family | — | Altera Classic EPLD (EP910 series) |
| Product Type | — | Erasable Programmable Logic Device (EPLD) |
| External Clocks | — | 2 |
| Propagation Delay (tPD) | — | 15 ns |
| Supply Voltage (VCC) | — | 4.75 V to 5.25 V |
| ماؤنٹنگ ٹائپ | — | Through-Hole |
| Process Technology | — | CMOS |
| پن کی تعداد | — | 40 |