EP1810JC-35 vs EP1810JC-25 So sánh

So sánh chi tiết song song của EP1810JC-35 bằng Intel và EP1810JC-25 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EP1810JC-35 EP1810JC-25
Thương hiệu Intel Intel
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete NRND
Device Family Classic EPLD (EP1810) —
Device Type UV-Erasable Complex PLD (UV PLD / CPLD) —
Number of Macrocells 48 —
Propagation Delay (tpd) 35 ns (max) —
Tần số xung maksimum [DATA_NEEDED: fmax for this speed grade] —
Process Technology CMOS —
Supply Voltage (Vcc) 5 V (nominal) —
Maximum Supply Voltage 5.25 V (per distributor listing) —
Package Type CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) —
Number of Terminals 68 —
Terminal Form J-Bend —
Khoảng nhiệt độ hoạt động 0°C to 70°C (Commercial) —
Temperature Grade Commercial —
Erasure Method UV (quartz-windowed ceramic package) UV light (windowed package)
Trạng thái RoHS Compliant (per Altera listing) [DATA_NEEDED: RoHS compliance status]
Lead-Free Status Lead-free (per distributor listing) —
Kiểu lắp đặt Surface Mount (J-Lead) Through-hole
Logic Architecture Programmable AND/OR array with macrocell outputs —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — Altera/Intel Classic EPLD (EP1810 series)
Macrocells — 48
Propagation Delay (tPD) — 25 ns
Maximum Toggle Frequency — [DATA_NEEDED: max fMAX]
Input Lines — 60 (including I/O)
I/O Lines — 48
Dedicated Inputs — 12
External Clock Inputs — 4
Supply Voltage (VCC) — 4.75 V to 5.25 V
Nhiệt độ hoạt động — -40 °C to 85 °C (industrial, per distributor listings)
Technology — CMOS, UV-erasable (windowed ceramic DIP)
Hộp — 28-pin ceramic DIP (J) with quartz window
Trạng thái vòng đời — NRND (Not Recommended for New Designs)

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá