EP1810JI-35 vs EP1810JC-45 So sánh
So sánh chi tiết song song của EP1810JI-35 bằng Intel và EP1810JC-45 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810JI-35 | EP1810JC-45 |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | NRND |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 48 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | 12 |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | — |
| Hộp | 28-pin JLCC (J-leaded ceramic, windowed) | PLCC-68 (QCCJ, J-Lead, windowed ceramic) |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| Nhiệt độ hoạt động | -40C to +85C (Industrial) | — |
| Điện áp cung cấp | 5 V (typical classic EPLD) | — |
| Programmability | UV-erase, windowed for lab reprogram | — |
| Kiểu lắp đặt | Through-Hole (J-lead) | Surface Mount |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | [DATA_NEEDED: RoHS compliance not stated in verified data] |
| Cấp MSL | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Product Type | — | Classic EPLD (Erasable Programmable Logic Device) |
| Family | — | EP1810 (Classic EPLD Family) |
| Equivalent Gates | — | 2100 gates |
| I/O Pins | — | 48 |
| Total User I/O | — | 60 |
| Propagation Delay (tpd) | — | 45 ns |
| Tần số xung maksimum | — | 33.3 MHz |
| Technology | — | CMOS, UV-erasable |
| Maximum Supply Voltage | — | 5.25 V |
| Số chân | — | 68 |
| Package Code | — | QCCJ |
| Temperature Grade | — | Commercial |