EP1810LC-35T vs EP1810LC-30 So sánh
So sánh chi tiết song song của EP1810LC-35T bằng Intel và EP1810LC-30 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810LC-35T | EP1810LC-30 |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Device Family | EP1810 Classic EPLD | — |
| Product Type | Erasable Programmable Logic Device (EPLD) | Classic EPLD (Erasable Programmable Logic Device) |
| Usable Gates | 900 | — |
| Macro Cells | 48 | — |
| Pin-to-Pin Delay (tpd) | 35 ns | — |
| Maximum Frequency (fmax) | 28.6 MHz | — |
| Supply Voltage (Vcc) | 5 V | — |
| Technology | CMOS | CMOS, low-power (LC) |
| Logic Compatibility | 100% TTL emulation | — |
| Hộp | 68-pin PLCC (Plastic Leaded Chip Carrier) | JLCC-68 (68-pin J-Lead ceramic chip carrier) |
| Package Suffix | T = Tape and Reel | — |
| Nhiệt độ hoạt động | 0 C to +70 C (Commercial) | [DATA_NEEDED: temperature grade] |
| Kiểu lắp đặt | Surface Mount (PLCC socket or direct solder) | — |
| Programming Method | UV-erasable (ceramic) / OTP (plastic); MAX+PLUS II | — |
| Trạng thái RoHS | Non-compliant (legacy PLCC product) | unknown (legacy ceramic package) |
| Logic Family Replacement Target | 74LS low-power Schottky TTL | — |
| Family | — | Altera Classic EPLD |
| Macrocells | — | 48 |
| Flip-Flops | — | 48 (one per macrocell) |
| Speed Grade (tPD) | — | 30 ns |
| Điện áp cung cấp | — | 5 V (typical) |
| Programming | — | Device programmer or JTAG |
| Standby Current | — | [DATA_NEEDED: ICC standby] |
| Số lượng chân | — | 68 |
| Number of I/O Pins | — | [DATA_NEEDED: I/O count] |
| Logic Blocks | — | 48 macrocells |