EP610IDC-15 vs EP610DI-30N So sánh
So sánh chi tiết song song của EP610IDC-15 bằng Intel và EP610DI-30N bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP610IDC-15 | EP610DI-30N |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Lần mua cuối | Obsolete |
| Device Family | Altera Classic EPLD | — |
| Macrocells | 16 | 16 |
| Usable Gates | 300 | 300 |
| Propagation Delay (tPD) | 15 ns | 30 ns |
| Maximum Frequency | 66 MHz | 33.3 MHz (system); 100 MHz (pipelined) |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V ±5% |
| Nhiệt độ hoạt động | 0C to +70C (commercial) | -40°C to +85°C (industrial) |
| Process Technology | CMOS, UV-erasable / OTP | CMOS |
| Hộp | 24-pin CerDIP (ceramic DIP) | CDIP-24 (Ceramic DIP, windowed) |
| Kiểu lắp đặt | Through-hole | Through-hole (DIP) |
| I/O Pins | 24 (per package; macrocell-programmable) | — |
| Logic-Block Architecture | AND/OR macrocell array with programmable flip-flops | — |
| Program/Erase | UV-erasable, OTP-compatible | — |
| Development Tool | MAX+PLUS II | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS status of CerDIP variant] | [DATA_NEEDED: RoHS status] |
| Programming Current | 11.0 mA typical (per Classic family datasheet) | — |
| Product Type | — | EPLD (Erasable Programmable Logic Device) |
| Family | — | Altera Classic EP610 |
| Số chân | — | 24 |
| Programming Method | — | UV-erasable (windowed ceramic) |
| Cấp MSL | — | [DATA_NEEDED: MSL level] |