EP910DM-40 vs EP910DC-30 So sánh
So sánh chi tiết song song của EP910DM-40 bằng Altera và EP910DC-30 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910DM-40 | EP910DC-30 |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Product Type | UV Erasable Programmable Logic Device (EPLD) | — |
| Family | Altera Classic EP910 | Classic EPLD (EP910 series) |
| Architecture | PAL-type AND/OR with global programmable interconnect bus | PAL-type AND-OR sum-of-products, CMOS |
| Macrocells | 24 | 24 |
| Dedicated Inputs | 36 | 36 |
| Dedicated Outputs | 24 | — |
| Bidirectional I/O Lines | 24 | — |
| Product Terms | 240 | — |
| Propagation Delay (tPD) | 40 ns | 30 ns (max) |
| External Clocks | 2 | — |
| Process Technology | CMOS | CMOS |
| Hộp | 40-pin Ceramic DIP (Cerdip) with UV window | DIP-40 (through-hole, 600 mil) |
| Kiểu lắp đặt | Through-Hole (DIP) | Through-Hole |
| Nhiệt độ hoạt động | [DATA_NEEDED: operating temperature range] | 0C to +70C (commercial) |
| Điện áp cung cấp | 5 V | 5 V |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance status] | — |
| Programming Interface | JEDEC-standard fuse-map / UV erasure | — |
| Gate Count | — | 900 usable gates |
| Clock Frequency (fCNT) | — | 33.3 MHz |
| Outputs (Macrocells) | — | 24 |
| External Clock Pins | — | 2 (CLK1, CLK2) |
| Programming Method | — | UV-Erasable / OTP |