EP910IPC-15 vs EP910DC-35 So sánh
So sánh chi tiết song song của EP910IPC-15 bằng Altera và EP910DC-35 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910IPC-15 | EP910DC-35 |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Device Family | Altera Classic EPLD (EP910 series) | — |
| Product Type | Erasable Programmable Logic Device (EPLD) | — |
| Architecture | PAL-type, CMOS | PAL-type sum-of-products AND-OR array |
| Macrocells | 24 | 24 |
| Dedicated Inputs | 12 | 12 |
| I/O Pins | 24 | 24 |
| Product Terms | 240 | 240 |
| External Clocks | 2 | — |
| Propagation Delay (tPD) | 15 ns | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V | — |
| Nhiệt độ hoạt động | 0C to +70C (commercial, IPC suffix) | 0 °C to +70 °C (commercial) |
| Hộp | PDIP-40 (Plastic DIP, 40-pin) | 40-pin CDIP (Ceramic DIP) with quartz window |
| Kiểu lắp đặt | Through-Hole | — |
| Process Technology | CMOS | — |
| Programming Method | JEDEC fuse map via Altera EPLD programmer | JEDEC fuse map via device programmer; UV erase |
| Số chân | 40 | — |
| Trạng thái RoHS | [DATA_NEEDED: rohs status not confirmed in verified data] | Non-compliant (ceramic DIP with Pb-bearing lead finish) |
| Device Type | — | UV-Erasable CMOS PLD (PAL-type) |
| Family | — | Classic EPLD EP910 |
| Usable Gates | — | 900 gates |
| Total Inputs | — | 36 |
| Propagation Delay (tpd) | — | 35 ns |
| Tần số xung maksimum | — | 37 MHz (typical, internal) |
| Supply Voltage (Vcc) | — | 4.75 V to 5.25 V (5 V nominal) |
| Lead Pitch | — | 2.540 mm |
| Termination Style | — | Through-Hole |
| Technology | — | CMOS, UV-erasable EPROM cell |
| Lifecycle | — | Obsolete / last-time-buy from authorized distributors |