EPM9320LC84-20N vs EPM9320LC84-15 So sánh
So sánh chi tiết song song của EPM9320LC84-20N bằng Intel và EPM9320LC84-15 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
Intel
EPM9320LC84-20N - 320-Cell MAX 9000 CPLD, 84-PLCC | Intel / Altera
EPM9320LC84-20N ✓ Hoạt độngSo sánh thông số kỹ thuật
| Tham số | EPM9320LC84-20N | EPM9320LC84-15 |
|---|---|---|
| Thương hiệu | Intel | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Hoạt động | Obsolete |
| Series | MAX 9000 | EPM9320 |
| Logic Family | CMOS (EEPROM-based) | — |
| Device Type | CPLD (Complex Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Usable Gates | 6,000 | 6,000 |
| Macrocells | 320 | 320 |
| User I/Os | 60 | — |
| Số lượng chân | 84 | — |
| Package Type | Plastic Leaded Chip Carrier (PLCC-84, J-bend) | — |
| Package Code | QCCJ | — |
| Propagation Delay (tPD) | 16 ns | 15 ns (max) |
| Internal Frequency | 118 MHz | — |
| Supply Voltage (VCC) | 5 V | 4.75 V to 5.25 V (5.0 V nominal) |
| Nhiệt độ hoạt động | 0 C to +70 C (Commercial) | -40C to +85C (commercial) [DATA_NEEDED: exact grade] |
| Programming | 5.0-V In-System Programmable via JTAG (IEEE 1149.1) | — |
| Kiểu lắp đặt | Surface Mount (J-bend) | Surface Mount |
| Terminal Form | J BEND | — |
| Cấp MSL | [DATA_NEEDED: MSL moisture sensitivity level] | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: confirm from manufacturer] |
| Family | — | MAX 9000 |
| Logic Array Blocks (LABs) | — | 20 |
| Tần số xung maksimum | — | 117.6 MHz |
| Programmability | — | 5.0 V in-system programmable (ISP) via JTAG |
| JTAG Interface | — | IEEE Std. 1149.1 boundary-scan compliant |
| Hộp | — | 84-pin PLCC (Plastic Leaded Chip Carrier) |
| Technology | — | CMOS EEPROM-based, third-generation Multiple Array MatriX (MAX) |
| Built-in Pull-up Resistors | — | Yes, on every I/O pin |
| Architecture Feature | — | Pin-locking across design iterations |