EPM9320LI84-20N vs EPM9320LC84-15 So sánh

So sánh chi tiết song song của EPM9320LI84-20N bằng Altera và EPM9320LC84-15 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM9320LI84-20N EPM9320LC84-15
Thương hiệu Altera Intel
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Family MAX 9000 MAX 9000
Device Type CPLD (Complex Programmable Logic Device) CPLD (Complex Programmable Logic Device)
Macrocells 320 320
Usable Gates 6,000 to 12,000 6,000
User I/O Pins 60 —
Total Pins 84 —
Hộp PLCC-84 (Plastic Leaded Chip Carrier, J-lead) 84-pin PLCC (Plastic Leaded Chip Carrier)
Propagation Delay (tPD) 20 ns (speed grade -20) 15 ns (max)
Pin-to-Pin Delay 16 ns (per DigChip spec block) —
Maximum Counter Frequency 118 MHz —
Logic Family CMOS, EEPROM-based —
Điện áp cung cấp 5.0 V —
Nhiệt độ hoạt động 0 C to +70 C (commercial) -40C to +85C (commercial) [DATA_NEEDED: exact grade]
Programming Interface IEEE 1149.1 JTAG, in-system programmable —
Architecture Multiple Array MatriX (MAX) - third generation —
Process Technology Advanced CMOS EEPROM —
Trạng thái RoHS [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: confirm from manufacturer]
Series — EPM9320
Logic Array Blocks (LABs) — 20
Tần số xung maksimum — 117.6 MHz
Supply Voltage (VCC) — 4.75 V to 5.25 V (5.0 V nominal)
Programmability — 5.0 V in-system programmable (ISP) via JTAG
JTAG Interface — IEEE Std. 1149.1 boundary-scan compliant
Kiểu lắp đặt — Surface Mount
Technology — CMOS EEPROM-based, third-generation Multiple Array MatriX (MAX)
Built-in Pull-up Resistors — Yes, on every I/O pin
Architecture Feature — Pin-locking across design iterations

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá