EP610IDC-10 vs EP610IDC-15 তুলনা
. বিস্তৃত সাথে-সাথে তুলনা EP610IDC-10 নির্দিষ্ট Intel ও EP610IDC-15 নির্দিষ্ট Intel. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন
বিশিষ্টতা তুলনা
| পারামিটার | EP610IDC-10 | EP610IDC-15 |
|---|---|---|
| ব্র্যান্ড | Intel | Intel |
| ক্যাটাগরি | FPGA & CPLD | FPGA & CPLD |
| লাইফসাইকেল স্ট্যাটাস | Obsolete | শেষবার কেনার সুযোগ |
| Device Family | Altera Classic EPLD | Altera Classic EPLD |
| Logic Capacity | 300 usable gates | — |
| Macrocell Count | 16 macrocells | — |
| Pin-to-Pin Logic Delay (tpd) | 10 ns | — |
| Maximum Counter Frequency (fCNT) | 100 MHz | — |
| Supply Voltage (VCC) | 5 V (nominal) | 4.75 V to 5.25 V (5 V nominal) |
| I/O Logic Compatibility | 100% TTL emulation | — |
| Technology | CMOS, UV-erasable (windowed ceramic) | — |
| Package Type | 24-pin Ceramic DIP (CDIP) | — |
| Dedicated Inputs | 4 | — |
| I/O Pins | 20 | 24 (per package; macrocell-programmable) |
| অপারেটিং তাপমাত্রার পরিসর | 0 °C to +70 °C (commercial) | — |
| Programmable Interconnect | Yes (on-chip) | — |
| In-System Programmability | Yes (via MAX+PLUS II) | — |
| Boundary-Scan Test | Yes (per device documentation) | — |
| RoHS স্ট্যাটাস | [DATA_NEEDED: RoHS status of CDIP-10 variant] | [DATA_NEEDED: RoHS status of CerDIP variant] |
| মাউন্টিং টাইপ | Through-hole | Through-hole |
| Macrocells | — | 16 |
| Usable Gates | — | 300 |
| Propagation Delay (tPD) | — | 15 ns |
| Maximum Frequency | — | 66 MHz |
| অপারেটিং তাপমাত্রা | — | 0C to +70C (commercial) |
| Process Technology | — | CMOS, UV-erasable / OTP |
| প্যাকেজ | — | 24-pin CerDIP (ceramic DIP) |
| Logic-Block Architecture | — | AND/OR macrocell array with programmable flip-flops |
| Program/Erase | — | UV-erasable, OTP-compatible |
| Development Tool | — | MAX+PLUS II |
| Programming Current | — | 11.0 mA typical (per Classic family datasheet) |