EP910DC-35 vs EP910DC-40 Comparaison

Comparaison détaillée côte à côte de EP910DC-35 par Altera et EP910DC-40 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910DC-35 EP910DC-40
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $10,95 $13,95
Device Type UV-Erasable CMOS PLD (PAL-type) —
Family Classic EPLD EP910 —
Architecture PAL-type sum-of-products AND-OR array PAL-type AND/OR, UV-erasable CMOS
Usable Gates 900 gates —
Macrocells 24 24
Product Terms 240 240 maximum
Dedicated Inputs 12 12
I/O Pins 24 —
Total Inputs 36 —
Propagation Delay (tpd) 35 ns —
Fréquence d'horloge maximale 37 MHz (typical, internal) —
Supply Voltage (Vcc) 4.75 V to 5.25 V (5 V nominal) —
Température de fonctionnement 0 °C to +70 °C (commercial) —
Boîtier 40-pin CDIP (Ceramic DIP) with quartz window DIP-40 (ceramic, through-hole)
Lead Pitch 2.540 mm —
Termination Style Through-Hole —
Programming Method JEDEC fuse map via device programmer; UV erase UV-erase + EPROM programmer; on-board logic test circuitry
Technology CMOS, UV-erasable EPROM cell —
Statut RoHS Non-compliant (ceramic DIP with Pb-bearing lead finish) [DATA_NEEDED: rohs_status]
Lifecycle Obsolete / last-time-buy from authorized distributors —
Device Family — Classic EPLD (EP910 series)
Bidirectional I/O Pins — 24
Total Inputs to Logic Array — 36
Maximum Propagation Delay (tPD) — 40 ns
Maximum Operating Frequency (fMAX) — 25 MHz
Global Clocks — 2
Tension d'alimentation — 5 V (typical for Classic EPLD family)
Operating Temperature (Commercial) — 0 °C to 70 °C
Type de montage — Through-Hole

Fiches techniques et ressources

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