EP910DC-35 vs EP910DC-40 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP910DC-35 بذریعہ Altera اور EP910DC-40 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP910DC-35 | EP910DC-40 |
|---|---|---|
| برانڈ | Altera | Altera |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | Obsolete |
| Device Type | UV-Erasable CMOS PLD (PAL-type) | — |
| Family | Classic EPLD EP910 | — |
| Architecture | PAL-type sum-of-products AND-OR array | PAL-type AND/OR, UV-erasable CMOS |
| Usable Gates | 900 gates | — |
| Macrocells | 24 | 24 |
| Product Terms | 240 | 240 maximum |
| Dedicated Inputs | 12 | 12 |
| I/O Pins | 24 | — |
| Total Inputs | 36 | — |
| Propagation Delay (tpd) | 35 ns | — |
| زیادہ سے زیادہ کلاک فریکوئنسی | 37 MHz (typical, internal) | — |
| Supply Voltage (Vcc) | 4.75 V to 5.25 V (5 V nominal) | — |
| آپریٹنگ درجہ حرارت | 0 °C to +70 °C (commercial) | — |
| پیکیج | 40-pin CDIP (Ceramic DIP) with quartz window | DIP-40 (ceramic, through-hole) |
| Lead Pitch | 2.540 mm | — |
| Termination Style | Through-Hole | — |
| Programming Method | JEDEC fuse map via device programmer; UV erase | UV-erase + EPROM programmer; on-board logic test circuitry |
| Technology | CMOS, UV-erasable EPROM cell | — |
| RoHS اسٹیٹس | Non-compliant (ceramic DIP with Pb-bearing lead finish) | [DATA_NEEDED: rohs_status] |
| Lifecycle | Obsolete / last-time-buy from authorized distributors | — |
| Device Family | — | Classic EPLD (EP910 series) |
| Bidirectional I/O Pins | — | 24 |
| Total Inputs to Logic Array | — | 36 |
| Maximum Propagation Delay (tPD) | — | 40 ns |
| Maximum Operating Frequency (fMAX) | — | 25 MHz |
| Global Clocks | — | 2 |
| سپلائی وولٹیج | — | 5 V (typical for Classic EPLD family) |
| Operating Temperature (Commercial) | — | 0 °C to 70 °C |
| ماؤنٹنگ ٹائپ | — | Through-Hole |