EP1810JC-25 vs EP1810JC35 तुलना
विस्तृत दोनों ओर की तुलना EP1810JC-25 द्वारा Intel और EP1810JC35 द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。
विशेषता तुलना
| पैरामीटर | EP1810JC-25 | EP1810JC35 |
|---|---|---|
| ब्रांड | Intel | Altera |
| श्रेणी | FPGA & CPLD | FPGA & CPLD |
| लाइफसाइकिल स्थिति | NRND | Obsolete |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | UV-erasable / OTP Complex PLD (EPLD) |
| Family | Altera/Intel Classic EPLD (EP1810 series) | Altera Classic EPLD |
| Macrocells | 48 | 48 |
| Propagation Delay (tPD) | 25 ns | 35 ns |
| Maximum Toggle Frequency | [DATA_NEEDED: max fMAX] | — |
| Input Lines | 60 (including I/O) | — |
| I/O Lines | 48 | — |
| Dedicated Inputs | 12 | — |
| External Clock Inputs | 4 | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V | — |
| ऑपरेटिंग तापमान | -40 °C to 85 °C (industrial, per distributor listings) | 0 C to +70 C (Commercial) |
| Technology | CMOS, UV-erasable (windowed ceramic DIP) | — |
| पैकेज | 28-pin ceramic DIP (J) with quartz window | PLCC-68 (J-lead, ceramic) |
| माउंटिंग प्रकार | Through-hole | — |
| Erasure Method | UV light (windowed package) | — |
| RoHS स्थिति | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: RoHS compliance for EP1810JC35] |
| लाइफसाइकिल स्थिति | NRND (Not Recommended for New Designs) | — |
| Logic Gates (typ.) | — | [DATA_NEEDED: logic gates count] |
| Maximum User I/O Pins | — | [DATA_NEEDED: user I/O count for PLCC-68] |
| अधिकतम क्लॉक फ़्रीक्वेंसी | — | 40 MHz |
| Supply Voltage (VCC max) | — | 5.25 V |
| Supply Voltage (VCC min) | — | [DATA_NEEDED: VCC minimum] |
| Process Technology | — | CMOS EPROM cell |
| Package Code | — | QCCJ |
| Terminal Form | — | J-BEND |
| Number of Terminals | — | 68 |
| Programming | — | UV-erase (windowed) or OTP |
| Development Tool | — | Altera MAX+plus II / A+plus |