EP1810JC-35 vs EP1810JI-45 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP1810JC-35 بذریعہ Intel اور EP1810JI-45 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP1810JC-35 | EP1810JI-45 |
|---|---|---|
| برانڈ | Intel | Altera |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | Obsolete |
| Device Family | Classic EPLD (EP1810) | — |
| Device Type | UV-Erasable Complex PLD (UV PLD / CPLD) | UV-Erasable / OTP Complex PLD |
| Number of Macrocells | 48 | — |
| Propagation Delay (tpd) | 35 ns (max) | — |
| زیادہ سے زیادہ کلاک فریکوئنسی | [DATA_NEEDED: fmax for this speed grade] | — |
| Process Technology | CMOS | — |
| Supply Voltage (Vcc) | 5 V (nominal) | — |
| Maximum Supply Voltage | 5.25 V (per distributor listing) | — |
| Package Type | CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Number of Terminals | 68 | 68 |
| Terminal Form | J-Bend | J BEND |
| آپریٹنگ درجہ حرارت رینج | 0°C to 70°C (Commercial) | — |
| Temperature Grade | Commercial | INDUSTRIAL |
| Erasure Method | UV (quartz-windowed ceramic package) | — |
| RoHS اسٹیٹس | Compliant (per Altera listing) | — |
| Lead-Free Status | Lead-free (per distributor listing) | — |
| ماؤنٹنگ ٹائپ | Surface Mount (J-Lead) | — |
| Logic Architecture | Programmable AND/OR array with macrocell outputs | — |
| Manufacturer | — | Altera (now Intel FPGA) |
| Series | — | Classic EPLD Family |
| Macrocell Count | — | 48 |
| Maximum Operating Frequency | — | 33.3 MHz |
| Propagation Delay (tPD) | — | 50 ns |
| Configurable I/O Lines | — | 48 |
| Dedicated Inputs | — | 12 |
| Technology | — | CMOS EPROM |
| Package Code | — | QCCJ |
| Package Shape | — | SQUARE |
| آپریٹنگ درجہ حرارت | — | -40 °C to +85 °C |
| سپلائی وولٹیج | — | 5 V (TTL compatible) |
| Programming Method | — | UV-erase (windowed) / OTP via JEDEC |