EP1810JI-35 vs EP1810LC-25 So sánh
So sánh chi tiết song song của EP1810JI-35 bằng Intel và EP1810LC-25 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810JI-35 | EP1810LC-25 |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 48 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | 12 |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | — |
| Hộp | 28-pin JLCC (J-leaded ceramic, windowed) | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| Nhiệt độ hoạt động | -40C to +85C (Industrial) | [DATA_NEEDED: temperature grade for LC package] |
| Điện áp cung cấp | 5 V (typical classic EPLD) | — |
| Programmability | UV-erase, windowed for lab reprogram | — |
| Kiểu lắp đặt | Through-Hole (J-lead) | Surface Mount |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] |
| Cấp MSL | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Product Family | — | Altera Classic EPLD |
| Part Number | — | EP1810LC-25 |
| Propagation Delay (tPD) | — | 25 ns |
| I/O Pins | — | 48 |
| External Clock Inputs | — | 4 |
| Supply Voltage (VCC) | — | 5 V (TTL-compatible) |
| Operating Mode | — | Turbo-only (no slow-power mode) |
| Package Code | — | LC = 68-pin JLCC |
| Technology | — | CMOS EPLD (erasable programmable logic device) |
| Programmable Interconnect | — | Global + Local buses |
| Programming Method | — | Altera Classic programmer + MAX+PLUS II legacy flow |
| Trạng thái vòng đời | — | Obsolete (legacy Altera Classic family) |