EP1810LC-35T vs EP1810LC-25 So sánh
So sánh chi tiết song song của EP1810LC-35T bằng Intel và EP1810LC-25 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810LC-35T | EP1810LC-25 |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Device Family | EP1810 Classic EPLD | — |
| Product Type | Erasable Programmable Logic Device (EPLD) | — |
| Usable Gates | 900 | — |
| Macro Cells | 48 | — |
| Pin-to-Pin Delay (tpd) | 35 ns | — |
| Maximum Frequency (fmax) | 28.6 MHz | — |
| Supply Voltage (Vcc) | 5 V | — |
| Technology | CMOS | CMOS EPLD (erasable programmable logic device) |
| Logic Compatibility | 100% TTL emulation | — |
| Hộp | 68-pin PLCC (Plastic Leaded Chip Carrier) | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Package Suffix | T = Tape and Reel | — |
| Nhiệt độ hoạt động | 0 C to +70 C (Commercial) | [DATA_NEEDED: temperature grade for LC package] |
| Kiểu lắp đặt | Surface Mount (PLCC socket or direct solder) | Surface Mount |
| Programming Method | UV-erasable (ceramic) / OTP (plastic); MAX+PLUS II | Altera Classic programmer + MAX+PLUS II legacy flow |
| Trạng thái RoHS | Non-compliant (legacy PLCC product) | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] |
| Logic Family Replacement Target | 74LS low-power Schottky TTL | — |
| Product Family | — | Altera Classic EPLD |
| Part Number | — | EP1810LC-25 |
| Macrocells | — | 48 |
| Propagation Delay (tPD) | — | 25 ns |
| Dedicated Inputs | — | 12 |
| I/O Pins | — | 48 |
| External Clock Inputs | — | 4 |
| Supply Voltage (VCC) | — | 5 V (TTL-compatible) |
| Operating Mode | — | Turbo-only (no slow-power mode) |
| Package Code | — | LC = 68-pin JLCC |
| Programmable Interconnect | — | Global + Local buses |
| Trạng thái vòng đời | — | Obsolete (legacy Altera Classic family) |