EP910PI-40 vs EP910PC-30 So sánh
So sánh chi tiết song song của EP910PI-40 bằng Altera và EP910PC-30 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910PI-40 | EP910PC-30 |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Lần mua cuối | Obsolete |
| Device Family | Classic EPLD | — |
| Part Number | EP910PI-40 | — |
| Architecture | PAL-type macrocell, CMOS, UV-erasable | — |
| Number of Macrocells | 24 | — |
| Number of Dedicated Inputs | 12 | — |
| Number of I/O Lines | 24 | — |
| External Clock Inputs | 2 | — |
| Tần số xung maksimum | 25 MHz | — |
| Propagation Delay (tPD) | 43 ns | — |
| Speed Grade | -40 (43 ns) | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V (5 V nominal) | 5 V ±10% |
| Hộp | PDIP-40 (Plastic DIP, 40-pin) | PDIP-40 (plastic DIP, 0.6 inch) |
| Nhiệt độ hoạt động | 0C to +70C (commercial) | 0C to +70C (commercial) |
| Kiểu lắp đặt | Through-Hole | Through-hole DIP |
| Process Technology | CMOS (UV-erasable) | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance status] | Non-compliant (contains lead, PDIP package) |
| Programming Method | UV-erase + Altera programmer (legacy) | — |
| Programmable Polarity | Yes (user-configurable output) | — |
| Output Enable Control | Yes (per-pin three-state) | — |
| Family | — | Altera Classic EPLD |
| Macrocells | — | 24 |
| Usable Gates | — | ~450 |
| Pin-to-Pin Propagation Delay (tPD) | — | 30 ns |
| Maximum Counter Frequency (fCNT) | — | 33.3 MHz |
| Logic Inputs | — | 36 dedicated |
| I/O Pins | — | 12 bidirectional |
| Logic Array Blocks (LABs) | — | 4 |
| Programming Technology | — | UV-erasable EPROM cell |
| TTL Emulation | — | 100% TTL-compatible |
| Power Dissipation | — | [DATA_NEEDED: power dissipation mW] |