EP1810GM883 vs EP1810JC-25 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EP1810GM883 নির্দিষ্ট Altera ও EP1810JC-25 নির্দিষ্ট Intel. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EP1810GM883 EP1810JC-25
ব্র্যান্ড Altera Intel
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete NRND
Family Classic EPLD (EP1810 series) Altera/Intel Classic EPLD (EP1810 series)
Device Type UV-Erasable Programmable Logic Device (EPLD) —
Macrocells 48 48
Dedicated Inputs 12 12
User I/O Pins 48 —
Total Terminals 68 —
Global Clocks 4 —
Supply Voltage (Vcc) 4.5 V to 5.5 V (nominal 5 V) —
Propagation Delay (tpd) 45 ns (max) —
Maximum Toggle Frequency (fmax) [DATA_NEEDED: fmax value not in source data; Classic EPLD family typical 35-80 MHz depending on grade] —
Process Technology CMOS, UV-erasable —
প্যাকেজ 68-Pin Ceramic Pin Grid Array (PGA) 28-pin ceramic DIP (J) with quartz window
অপারেটিং তাপমাত্রা -55C to +125C (MIL-STD-883 Class B) -40 °C to 85 °C (industrial, per distributor listings)
Screening MIL-STD-883 Class B (suffix '883' denotes MIL processing) —
মাউন্টিং টাইপ Through-Hole (PGA socket) Through-hole
RoHS স্ট্যাটাস [DATA_NEEDED: hermetic ceramic PGA is typically non-RoHS due to lead-bearing solder/finish; not confirmed in source data] [DATA_NEEDED: RoHS compliance status]
Lead-Free [DATA_NEEDED: military 883B screened parts commonly use SnPb finish] —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Propagation Delay (tPD) — 25 ns
Maximum Toggle Frequency — [DATA_NEEDED: max fMAX]
Input Lines — 60 (including I/O)
I/O Lines — 48
External Clock Inputs — 4
Supply Voltage (VCC) — 4.75 V to 5.25 V
Technology — CMOS, UV-erasable (windowed ceramic DIP)
Erasure Method — UV light (windowed package)
লাইফসাইকেল স্ট্যাটাস — NRND (Not Recommended for New Designs)

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট