EP910PC-35 vs EP910DC-35 Comparación

Comparación detallada lado a lado de EP910PC-35 por Altera y EP910DC-35 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP910PC-35 EP910DC-35
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $8,70 $10,95
Family Classic EPLD Classic EPLD EP910
Device Type EPLD (Erasable Programmable Logic Device) UV-Erasable CMOS PLD (PAL-type)
Macrocells 24 24
I/O Pins 24 24
Dedicated Inputs 12 12
Total Inputs 36 36
Product Terms 240 240
Propagation Delay (tPD) 35 ns —
Maximum Counter Frequency 37 MHz —
Internal Performance Frequency 100 MHz —
Technology CMOS, UV-erasable/OTP CMOS, UV-erasable EPROM cell
Tensión de alimentación 5 V —
Temperatura de funcionamiento [DATA_NEEDED: operating temperature range] 0 °C to +70 °C (commercial)
Encapsulado 40-pin PDIP (Plastic DIP) 40-pin CDIP (Ceramic DIP) with quartz window
Tipo de montaje Through-Hole —
Architecture PAL-type sum-of-products, AND/OR array PAL-type sum-of-products AND-OR array
Programming Method UV-erase (ceramic) / OTP (plastic), A+PLUS / MAX+PLUS tools JEDEC fuse map via device programmer; UV erase
Compliance / RoHS [DATA_NEEDED: RoHS status - legacy part] —
Usable Gates — 900 gates
Propagation Delay (tpd) — 35 ns
Frecuencia de reloj máxima — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Estado RoHS — Non-compliant (ceramic DIP with Pb-bearing lead finish)
Lifecycle — Obsolete / last-time-buy from authorized distributors

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