EP910PC-35 vs EP910DC-35 Comparaison

Comparaison détaillée côte à côte de EP910PC-35 par Altera et EP910DC-35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP910PC-35 EP910DC-35
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $8,70 $10,95
Family Classic EPLD Classic EPLD EP910
Device Type EPLD (Erasable Programmable Logic Device) UV-Erasable CMOS PLD (PAL-type)
Macrocells 24 24
I/O Pins 24 24
Dedicated Inputs 12 12
Total Inputs 36 36
Product Terms 240 240
Propagation Delay (tPD) 35 ns —
Maximum Counter Frequency 37 MHz —
Internal Performance Frequency 100 MHz —
Technology CMOS, UV-erasable/OTP CMOS, UV-erasable EPROM cell
Tension d'alimentation 5 V —
Température de fonctionnement [DATA_NEEDED: operating temperature range] 0 °C to +70 °C (commercial)
Boîtier 40-pin PDIP (Plastic DIP) 40-pin CDIP (Ceramic DIP) with quartz window
Type de montage Through-Hole —
Architecture PAL-type sum-of-products, AND/OR array PAL-type sum-of-products AND-OR array
Programming Method UV-erase (ceramic) / OTP (plastic), A+PLUS / MAX+PLUS tools JEDEC fuse map via device programmer; UV erase
Compliance / RoHS [DATA_NEEDED: RoHS status - legacy part] —
Usable Gates — 900 gates
Propagation Delay (tpd) — 35 ns
Fréquence d'horloge maximale — 37 MHz (typical, internal)
Supply Voltage (Vcc) — 4.75 V to 5.25 V (5 V nominal)
Lead Pitch — 2.540 mm
Termination Style — Through-Hole
Statut RoHS — Non-compliant (ceramic DIP with Pb-bearing lead finish)
Lifecycle — Obsolete / last-time-buy from authorized distributors

Fiches techniques et ressources

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