EP1810JC-35 vs EP1810JM-45 So sánh

So sánh chi tiết song song của EP1810JC-35 bằng Intel và EP1810JM-45 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EP1810JC-35 EP1810JM-45
Thương hiệu Intel Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Obsolete
Device Family Classic EPLD (EP1810) Classic EPLD (EP1810 series)
Device Type UV-Erasable Complex PLD (UV PLD / CPLD) —
Number of Macrocells 48 —
Propagation Delay (tpd) 35 ns (max) 45 ns (max, -45 speed grade)
Tần số xung maksimum [DATA_NEEDED: fmax for this speed grade] —
Process Technology CMOS —
Supply Voltage (Vcc) 5 V (nominal) —
Maximum Supply Voltage 5.25 V (per distributor listing) —
Package Type CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) JLCC-68 (ceramic J-leaded chip carrier)
Number of Terminals 68 —
Terminal Form J-Bend —
Khoảng nhiệt độ hoạt động 0°C to 70°C (Commercial) —
Temperature Grade Commercial —
Erasure Method UV (quartz-windowed ceramic package) —
Trạng thái RoHS Compliant (per Altera listing) [DATA_NEEDED: RoHS status - legacy mil-spec part]
Lead-Free Status Lead-free (per distributor listing) —
Kiểu lắp đặt Surface Mount (J-Lead) Surface Mount (J-lead)
Logic Architecture Programmable AND/OR array with macrocell outputs —
Macrocells — 48
Usable Gates — ~900 gates
Supply Voltage (VCC) — 4.5 V to 5.5 V
Technology — CMOS, UV-EPROM configuration
Package Code — JM (windowed ceramic, UV-erasable)
Số chân — 68
Nhiệt độ hoạt động — -55 C to +125 C (military grade)
I/O Compatibility — CMOS / TTL
Configuration Method — JEDEC fuse map, EPROM programmer
Programming Technology — UV-erasable EPROM (non-volatile, instant-on)
Logic Type — EPLD / PLD (programmable logic device)
Cấp MSL — [DATA_NEEDED: MSL level]

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá