EP1810LC-25 vs EP1810LC-35T So sánh
So sánh chi tiết song song của EP1810LC-25 bằng Altera và EP1810LC-35T bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810LC-25 | EP1810LC-35T |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Product Family | Altera Classic EPLD | — |
| Part Number | EP1810LC-25 | — |
| Macrocells | 48 | — |
| Propagation Delay (tPD) | 25 ns | — |
| Dedicated Inputs | 12 | — |
| I/O Pins | 48 | — |
| External Clock Inputs | 4 | — |
| Supply Voltage (VCC) | 5 V (TTL-compatible) | — |
| Operating Mode | Turbo-only (no slow-power mode) | — |
| Hộp | 68-pin JLCC (J-leaded ceramic chip carrier) | 68-pin PLCC (Plastic Leaded Chip Carrier) |
| Package Code | LC = 68-pin JLCC | — |
| Kiểu lắp đặt | Surface Mount | Surface Mount (PLCC socket or direct solder) |
| Technology | CMOS EPLD (erasable programmable logic device) | CMOS |
| Programmable Interconnect | Global + Local buses | — |
| Programming Method | Altera Classic programmer + MAX+PLUS II legacy flow | UV-erasable (ceramic) / OTP (plastic); MAX+PLUS II |
| Trạng thái vòng đời | Obsolete (legacy Altera Classic family) | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] | Non-compliant (legacy PLCC product) |
| Nhiệt độ hoạt động | [DATA_NEEDED: temperature grade for LC package] | 0 C to +70 C (Commercial) |
| Device Family | — | EP1810 Classic EPLD |
| Product Type | — | Erasable Programmable Logic Device (EPLD) |
| Usable Gates | — | 900 |
| Macro Cells | — | 48 |
| Pin-to-Pin Delay (tpd) | — | 35 ns |
| Maximum Frequency (fmax) | — | 28.6 MHz |
| Supply Voltage (Vcc) | — | 5 V |
| Logic Compatibility | — | 100% TTL emulation |
| Package Suffix | — | T = Tape and Reel |
| Logic Family Replacement Target | — | 74LS low-power Schottky TTL |