EP1810JM-45 vs EP1810GM883 তুলনা

. বিস্তৃত সাথে-সাথে তুলনা EP1810JM-45 নির্দিষ্ট Altera ও EP1810GM883 নির্দিষ্ট Altera. প্রধান বিশেষত্ব, বৈদ্যুতিক প্রাকৃতিক, প্যাকেজিং, জীবনচক্র অবস্থা, মূল্যাঙ্কন, ও পরিসীমা কোন অপশনটির কেন্দ্রীয় নির্ধারণ করুন

বিশিষ্টতা তুলনা

পারামিটার EP1810JM-45 EP1810GM883
ব্র্যান্ড Altera Altera
ক্যাটাগরি FPGA & CPLD FPGA & CPLD
লাইফসাইকেল স্ট্যাটাস Obsolete Obsolete
Device Family Classic EPLD (EP1810 series) —
Macrocells 48 48
Usable Gates ~900 gates —
Propagation Delay (tpd) 45 ns (max, -45 speed grade) 45 ns (max)
Supply Voltage (VCC) 4.5 V to 5.5 V —
Technology CMOS, UV-EPROM configuration —
Package Type JLCC-68 (ceramic J-leaded chip carrier) —
Package Code JM (windowed ceramic, UV-erasable) —
পিন সংখ্যা 68 —
অপারেটিং তাপমাত্রা -55 C to +125 C (military grade) -55C to +125C (MIL-STD-883 Class B)
I/O Compatibility CMOS / TTL —
Configuration Method JEDEC fuse map, EPROM programmer —
Programming Technology UV-erasable EPROM (non-volatile, instant-on) —
মাউন্টিং টাইপ Surface Mount (J-lead) Through-Hole (PGA socket)
Logic Type EPLD / PLD (programmable logic device) —
RoHS স্ট্যাটাস [DATA_NEEDED: RoHS status - legacy mil-spec part] [DATA_NEEDED: hermetic ceramic PGA is typically non-RoHS due to lead-bearing solder/finish; not confirmed in source data]
MSL লেভেল [DATA_NEEDED: MSL level] —
Family — Classic EPLD (EP1810 series)
Device Type — UV-Erasable Programmable Logic Device (EPLD)
Dedicated Inputs — 12
User I/O Pins — 48
Total Terminals — 68
Global Clocks — 4
Supply Voltage (Vcc) — 4.5 V to 5.5 V (nominal 5 V)
Maximum Toggle Frequency (fmax) — [DATA_NEEDED: fmax value not in source data; Classic EPLD family typical 35-80 MHz depending on grade]
Process Technology — CMOS, UV-erasable
প্যাকেজ — 68-Pin Ceramic Pin Grid Array (PGA)
Screening — MIL-STD-883 Class B (suffix '883' denotes MIL processing)
Lead-Free — [DATA_NEEDED: military 883B screened parts commonly use SnPb finish]

ডেটাসফেইট ও সম্বল

সমস্ত পণ্যগুলি ব্রাউজ করুন BOM তৈরি করুন রিকোয়েস্ট কোয়ুট