EP1810JC-35 vs EP1810GM883 השוואה

השוואה מפורטת זה לצד זה של EP1810JC-35 מאת Intel ו EP1810GM883 מאת Altera. השווה מפרטים עיקריים, פרמטרים חשמליים, אריזה, סטטוס מחזור חיים, תמחור וזמינות כדי לקבוע את הרכיב הטוב ביותר לדרישות העיצוב שלך.

השוואת מפרטים

פרמטר EP1810JC-35 EP1810GM883
מותג Intel Altera
קטגוריה FPGA & CPLD FPGA & CPLD
סטטוס מחזור חיים Obsolete Obsolete
Device Family Classic EPLD (EP1810) —
Device Type UV-Erasable Complex PLD (UV PLD / CPLD) UV-Erasable Programmable Logic Device (EPLD)
Number of Macrocells 48 —
Propagation Delay (tpd) 35 ns (max) 45 ns (max)
תדר שעון מקסימלי [DATA_NEEDED: fmax for this speed grade] —
Process Technology CMOS CMOS, UV-erasable
Supply Voltage (Vcc) 5 V (nominal) 4.5 V to 5.5 V (nominal 5 V)
Maximum Supply Voltage 5.25 V (per distributor listing) —
Package Type CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ) —
Number of Terminals 68 —
Terminal Form J-Bend —
טווח טמפרטורת פעולה 0°C to 70°C (Commercial) —
Temperature Grade Commercial —
Erasure Method UV (quartz-windowed ceramic package) —
סטטוס RoHS Compliant (per Altera listing) [DATA_NEEDED: hermetic ceramic PGA is typically non-RoHS due to lead-bearing solder/finish; not confirmed in source data]
Lead-Free Status Lead-free (per distributor listing) —
סוג הרכבה Surface Mount (J-Lead) Through-Hole (PGA socket)
Logic Architecture Programmable AND/OR array with macrocell outputs —
Family — Classic EPLD (EP1810 series)
Macrocells — 48
Dedicated Inputs — 12
User I/O Pins — 48
Total Terminals — 68
Global Clocks — 4
Maximum Toggle Frequency (fmax) — [DATA_NEEDED: fmax value not in source data; Classic EPLD family typical 35-80 MHz depending on grade]
מארז — 68-Pin Ceramic Pin Grid Array (PGA)
טמפרטורת פעולה — -55C to +125C (MIL-STD-883 Class B)
Screening — MIL-STD-883 Class B (suffix '883' denotes MIL processing)
Lead-Free — [DATA_NEEDED: military 883B screened parts commonly use SnPb finish]

Datasheets ומשאבים

עיין בכל המוצרים צור BOM בקשת הצעת מחיר