EP1810JI-35 vs EP1810GC-35 مقارنة
مقارنة تفصيلية جنبًا إلى جنب لـ EP1810JI-35 بواسطة Intel و EP1810GC-35 بواسطة Altera. قارن المواصفات الرئيسية والمعلمات الكهربائية والتغليف وحالة دورة الحياة والأسعار والتوافر لتحديد أفضل مكوّن لمتطلبات تصميمك.
مقارنة المواصفات
| المعامل | EP1810JI-35 | EP1810GC-35 |
|---|---|---|
| العلامة التجارية | Intel | Altera |
| الفئة | FPGA & CPLD | FPGA & CPLD |
| حالة دورة الحياة | Obsolete | آخر فرصة للشراء |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 16 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | — |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | — |
| العلبة | 28-pin JLCC (J-leaded ceramic, windowed) | CPGA-68 (Ceramic Pin Grid Array, 68-pin) |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| درجة حرارة التشغيل | -40C to +85C (Industrial) | [DATA_NEEDED: operating temperature range] |
| جهد التغذية | 5 V (typical classic EPLD) | [DATA_NEEDED: VCC range] |
| Programmability | UV-erase, windowed for lab reprogram | — |
| نوع التركيب | Through-Hole (J-lead) | Through Hole |
| حالة RoHS | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | Not applicable (legacy ceramic package) |
| مستوى MSL | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Device Type | — | EPLD (Erasable Programmable Logic Device) |
| Logic Family | — | Altera Classic EPLD |
| Technology | — | CMOS, UV-erasable EPROM cells |
| عدد الدبابيس | — | 68 |
| Propagation Delay (tpd max) | — | 40 ns |
| Maximum Inputs | — | 64 |
| Maximum Outputs | — | 48 |
| I/O Standard | — | TTL-compatible |
| Programming Method | — | UV erasure + EPROM programming |
| Lead-Free Status | — | Not applicable |
| Manufacturer (current source) | — | Rochester Electronics (authorized Altera EPLD partner) |
| Original Manufacturer | — | Altera Corporation (now Intel FPGA) |