EP1810JI-35 vs EP1810GC-35 तुलना
विस्तृत दोनों ओर की तुलना EP1810JI-35 द्वारा Intel और EP1810GC-35 द्वारा Altera. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。
विशेषता तुलना
| पैरामीटर | EP1810JI-35 | EP1810GC-35 |
|---|---|---|
| ब्रांड | Intel | Altera |
| श्रेणी | FPGA & CPLD | FPGA & CPLD |
| लाइफसाइकिल स्थिति | Obsolete | अंतिम बार खरीदें |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 16 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | — |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | — |
| पैकेज | 28-pin JLCC (J-leaded ceramic, windowed) | CPGA-68 (Ceramic Pin Grid Array, 68-pin) |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| ऑपरेटिंग तापमान | -40C to +85C (Industrial) | [DATA_NEEDED: operating temperature range] |
| सप्लाई वोल्टेज | 5 V (typical classic EPLD) | [DATA_NEEDED: VCC range] |
| Programmability | UV-erase, windowed for lab reprogram | — |
| माउंटिंग प्रकार | Through-Hole (J-lead) | Through Hole |
| RoHS स्थिति | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | Not applicable (legacy ceramic package) |
| MSL स्तर | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Device Type | — | EPLD (Erasable Programmable Logic Device) |
| Logic Family | — | Altera Classic EPLD |
| Technology | — | CMOS, UV-erasable EPROM cells |
| पिन की संख्या | — | 68 |
| Propagation Delay (tpd max) | — | 40 ns |
| Maximum Inputs | — | 64 |
| Maximum Outputs | — | 48 |
| I/O Standard | — | TTL-compatible |
| Programming Method | — | UV erasure + EPROM programming |
| Lead-Free Status | — | Not applicable |
| Manufacturer (current source) | — | Rochester Electronics (authorized Altera EPLD partner) |
| Original Manufacturer | — | Altera Corporation (now Intel FPGA) |