EP1810JI-35 vs EP1810GC-35 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP1810JI-35 بذریعہ Intel اور EP1810GC-35 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP1810JI-35 | EP1810GC-35 |
|---|---|---|
| برانڈ | Intel | Altera |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | آخری بار خریداری |
| Device Family | Classic EPLD | — |
| Macrocells | 48 | 16 |
| Logic Array Blocks | 8 LABs of 16 macrocells | — |
| Dedicated Inputs | 48 | — |
| Pin-to-Pin Propagation Delay (tPD) | 35 ns | — |
| Speed Grade | -35 | — |
| پیکیج | 28-pin JLCC (J-leaded ceramic, windowed) | CPGA-68 (Ceramic Pin Grid Array, 68-pin) |
| Process Technology | CMOS EPROM (UV-erasable) | — |
| آپریٹنگ درجہ حرارت | -40C to +85C (Industrial) | [DATA_NEEDED: operating temperature range] |
| سپلائی وولٹیج | 5 V (typical classic EPLD) | [DATA_NEEDED: VCC range] |
| Programmability | UV-erase, windowed for lab reprogram | — |
| ماؤنٹنگ ٹائپ | Through-Hole (J-lead) | Through Hole |
| RoHS اسٹیٹس | [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC] | Not applicable (legacy ceramic package) |
| MSL لیول | [DATA_NEEDED: MSL rating] | — |
| Programming Interface | JEDEC fuse file via legacy programmer | — |
| Device Type | — | EPLD (Erasable Programmable Logic Device) |
| Logic Family | — | Altera Classic EPLD |
| Technology | — | CMOS, UV-erasable EPROM cells |
| پنز کی تعداد | — | 68 |
| Propagation Delay (tpd max) | — | 40 ns |
| Maximum Inputs | — | 64 |
| Maximum Outputs | — | 48 |
| I/O Standard | — | TTL-compatible |
| Programming Method | — | UV erasure + EPROM programming |
| Lead-Free Status | — | Not applicable |
| Manufacturer (current source) | — | Rochester Electronics (authorized Altera EPLD partner) |
| Original Manufacturer | — | Altera Corporation (now Intel FPGA) |