EP1810LC-30 vs EP1810LC-25 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP1810LC-30 بذریعہ Altera اور EP1810LC-25 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP1810LC-30 | EP1810LC-25 |
|---|---|---|
| برانڈ | Altera | Altera |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | Obsolete |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | — |
| Family | Altera Classic EPLD | — |
| Macrocells | 48 | 48 |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| سپلائی وولٹیج | 5 V (typical) | — |
| Technology | CMOS, low-power (LC) | CMOS EPLD (erasable programmable logic device) |
| پیکیج | JLCC-68 (68-pin J-Lead ceramic chip carrier) | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Programming | Device programmer or JTAG | — |
| آپریٹنگ درجہ حرارت | [DATA_NEEDED: temperature grade] | [DATA_NEEDED: temperature grade for LC package] |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| پنز کی تعداد | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| RoHS اسٹیٹس | unknown (legacy ceramic package) | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] |
| Product Family | — | Altera Classic EPLD |
| Part Number | — | EP1810LC-25 |
| Propagation Delay (tPD) | — | 25 ns |
| Dedicated Inputs | — | 12 |
| I/O Pins | — | 48 |
| External Clock Inputs | — | 4 |
| Supply Voltage (VCC) | — | 5 V (TTL-compatible) |
| Operating Mode | — | Turbo-only (no slow-power mode) |
| Package Code | — | LC = 68-pin JLCC |
| ماؤنٹنگ ٹائپ | — | Surface Mount |
| Programmable Interconnect | — | Global + Local buses |
| Programming Method | — | Altera Classic programmer + MAX+PLUS II legacy flow |
| لائف سائیکل کی حالت | — | Obsolete (legacy Altera Classic family) |