EP1810LC-30 vs EP1810LC-25 So sánh
So sánh chi tiết song song của EP1810LC-30 bằng Altera và EP1810LC-25 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP1810LC-30 | EP1810LC-25 |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | — |
| Family | Altera Classic EPLD | — |
| Macrocells | 48 | 48 |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| Điện áp cung cấp | 5 V (typical) | — |
| Technology | CMOS, low-power (LC) | CMOS EPLD (erasable programmable logic device) |
| Hộp | JLCC-68 (68-pin J-Lead ceramic chip carrier) | 68-pin JLCC (J-leaded ceramic chip carrier) |
| Programming | Device programmer or JTAG | — |
| Nhiệt độ hoạt động | [DATA_NEEDED: temperature grade] | [DATA_NEEDED: temperature grade for LC package] |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| Số lượng chân | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| Trạng thái RoHS | unknown (legacy ceramic package) | [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet] |
| Product Family | — | Altera Classic EPLD |
| Part Number | — | EP1810LC-25 |
| Propagation Delay (tPD) | — | 25 ns |
| Dedicated Inputs | — | 12 |
| I/O Pins | — | 48 |
| External Clock Inputs | — | 4 |
| Supply Voltage (VCC) | — | 5 V (TTL-compatible) |
| Operating Mode | — | Turbo-only (no slow-power mode) |
| Package Code | — | LC = 68-pin JLCC |
| Kiểu lắp đặt | — | Surface Mount |
| Programmable Interconnect | — | Global + Local buses |
| Programming Method | — | Altera Classic programmer + MAX+PLUS II legacy flow |
| Trạng thái vòng đời | — | Obsolete (legacy Altera Classic family) |