SN65LVDS105PWRG4 vs SN65LVDS105PWR مقارنة
مقارنة تفصيلية جنبًا إلى جنب لـ SN65LVDS105PWRG4 بواسطة Texas Instruments و SN65LVDS105PWR بواسطة Texas Instruments. قارن المواصفات الرئيسية والمعلمات الكهربائية والتغليف وحالة دورة الحياة والأسعار والتوافر لتحديد أفضل مكوّن لمتطلبات تصميمك.
Texas Instruments
SN65LVDS105PWRG4 - 1:4 LVDS Clock Fanout Buffer 400Mbps | TI
SN65LVDS105PWRG4 ✗ انتهى عمره الإنتاجيمقارنة المواصفات
| المعامل | SN65LVDS105PWRG4 | SN65LVDS105PWR |
|---|---|---|
| العلامة التجارية | Texas Instruments | Texas Instruments |
| الفئة | Clock & Timing | Clock & Timing |
| حالة دورة الحياة | نهاية العمر الإنتاجي | نشط |
| الوظيفة | 1 LVTTL to 4 LVDS clock fanout buffer / repeater | 1 LVTTL input to 4 LVDS output repeater / fanout buffer |
| Configuration | 1 x 1:4 Channel | — |
| Input Type | LVTTL | LVTTL (single-ended) |
| نوع الخرج | LVDS (4 differential pairs) | LVDS (differential), 4 pairs |
| Max Data Rate | 400 Mbps | — |
| Supply Voltage Range | 3 V to 3.6 V | — |
| Typical Propagation Delay | 2.2 ns | — |
| Typical LVDS Output Voltage | 285 mV into 100 ohm load | — |
| Signaling Standard | ANSI EIA/TIA-644 (LVDS) | — |
| Bus-Terminal ESD Rating | Exceeds 12 kV | — |
| العلبة | TSSOP-16 (PW), 5 mm x 6.4 mm | 16-TSSOP (PW) |
| نوع التركيب | Surface Mount | Surface Mount |
| Packaging | Tape & Reel (PWR suffix) | — |
| الفئة | Interface - Signal Buffers, Repeaters, Splitters | Signal Buffers, Repeaters, Splitters - Clock Buffer |
| حالة RoHS | [DATA_NEEDED: RoHS status] | — |
| درجة حرارة التشغيل | [DATA_NEEDED: operating temperature range] | [DATA_NEEDED: operating temperature range] |
| حالة دورة الحياة | Discontinued at Digi-Key | — |
| معدل البيانات | — | 400 Mbps |
| Max Clock Frequency | — | 400 MHz |
| جهد التغذية | — | 3 V to 3.6 V (typical 3.3 V) |
| Output Voltage (typical) | — | 350 mV into 100 ohm load |
| Standard Compliance | — | ANSI EIA/TIA-644 LVDS |
| القنوات | — | 1 x 1:4 |
| Technology | — | LVDS differential signaling |
| تيار السكون | — | [DATA_NEEDED: quiescent current] |
| Input Rise/Fall Time Note | — | TTL/CMOS rise/fall < 500 ps may require low-Dk laminate per TI layout guidance |