SN65LVDS105PWRG4 vs SN65LVDS105PWR موازنہ
تفصیلی ساتھ ساتھ موازنہ از SN65LVDS105PWRG4 بذریعہ Texas Instruments اور SN65LVDS105PWR بذریعہ Texas Instruments. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
Texas Instruments
SN65LVDS105PWRG4 - 1:4 LVDS Clock Fanout Buffer 400Mbps | TI
SN65LVDS105PWRG4 ✗ اختتامِ زندگیخصوصیات کا موازنہ
| پیرامیٹر | SN65LVDS105PWRG4 | SN65LVDS105PWR |
|---|---|---|
| برانڈ | Texas Instruments | Texas Instruments |
| زمرہ | Clock & Timing | Clock & Timing |
| لائف سائیکل کی حالت | اختتامِ زندگی | فعال |
| فنکشن | 1 LVTTL to 4 LVDS clock fanout buffer / repeater | 1 LVTTL input to 4 LVDS output repeater / fanout buffer |
| Configuration | 1 x 1:4 Channel | — |
| Input Type | LVTTL | LVTTL (single-ended) |
| آؤٹ پٹ کی قسم | LVDS (4 differential pairs) | LVDS (differential), 4 pairs |
| Max Data Rate | 400 Mbps | — |
| Supply Voltage Range | 3 V to 3.6 V | — |
| Typical Propagation Delay | 2.2 ns | — |
| Typical LVDS Output Voltage | 285 mV into 100 ohm load | — |
| Signaling Standard | ANSI EIA/TIA-644 (LVDS) | — |
| Bus-Terminal ESD Rating | Exceeds 12 kV | — |
| پیکیج | TSSOP-16 (PW), 5 mm x 6.4 mm | 16-TSSOP (PW) |
| ماؤنٹنگ ٹائپ | Surface Mount | Surface Mount |
| Packaging | Tape & Reel (PWR suffix) | — |
| زمرہ | Interface - Signal Buffers, Repeaters, Splitters | Signal Buffers, Repeaters, Splitters - Clock Buffer |
| RoHS اسٹیٹس | [DATA_NEEDED: RoHS status] | — |
| آپریٹنگ درجہ حرارت | [DATA_NEEDED: operating temperature range] | [DATA_NEEDED: operating temperature range] |
| لائف سائیکل کی حالت | Discontinued at Digi-Key | — |
| ڈیٹا ریٹ | — | 400 Mbps |
| Max Clock Frequency | — | 400 MHz |
| سپلائی وولٹیج | — | 3 V to 3.6 V (typical 3.3 V) |
| Output Voltage (typical) | — | 350 mV into 100 ohm load |
| Standard Compliance | — | ANSI EIA/TIA-644 LVDS |
| چینلز | — | 1 x 1:4 |
| Technology | — | LVDS differential signaling |
| کوئیسینٹ کرنٹ | — | [DATA_NEEDED: quiescent current] |
| Input Rise/Fall Time Note | — | TTL/CMOS rise/fall < 500 ps may require low-Dk laminate per TI layout guidance |